diff --git a/.vscode/settings.json b/.vscode/settings.json
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+++ b/.vscode/settings.json
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+{
+    "files.associations": {
+        "iomanip": "cpp",
+        "iosfwd": "cpp",
+        "vector": "cpp"
+    }
+}
\ No newline at end of file
diff --git a/cache/Project1/Proj1-1/Proj1-1/output/test.txt b/cache/Project1/Proj1-1/Proj1-1/output/test.txt
new file mode 100644
index 0000000..ff276f6
--- /dev/null
+++ b/cache/Project1/Proj1-1/Proj1-1/output/test.txt
@@ -0,0 +1,1046 @@
+  ===== Simulator configuration =====
+  L1_BLOCKSIZE:                    16
+  L1_SIZE:                      16384
+  L1_ASSOC:                         1
+  L1_REPLACEMENT_POLICY:            0
+  L1_WRITE_POLICY:                  0
+  trace_file:           gcc_trace.txt
+  ===================================
+
+===== L1 contents =====
+set   0:   10015 D
+set   1:   10015 D
+set   2:   10015 D
+set   3:   10015 D
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+set 999:   10014 D
+set1000:   10011  
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+set1018:   10014 D
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+set1020:   10014 D
+set1021:   10014 D
+set1022:   10014 D
+set1023:   10014 D
+
+  ====== Simulation results (raw) ======
+  a. number of L1 reads:           63640
+  b. number of L1 read misses:      2138
+  c. number of L1 writes:          36360
+  d. number of L1 write misses:     4579
+  e. L1 miss rate:                0.0672
+  f. number of writebacks from L1:  3939
+  g. total memory traffic:         10656
+
+  ==== Simulation results (performance) ====
+  1. average access time:         1.7551 ns
\ No newline at end of file
diff --git a/cache/Project1/Proj1-1/Proj1-1/output/test1.txt b/cache/Project1/Proj1-1/Proj1-1/output/test1.txt
new file mode 100644
index 0000000..ff276f6
--- /dev/null
+++ b/cache/Project1/Proj1-1/Proj1-1/output/test1.txt
@@ -0,0 +1,1046 @@
+  ===== Simulator configuration =====
+  L1_BLOCKSIZE:                    16
+  L1_SIZE:                      16384
+  L1_ASSOC:                         1
+  L1_REPLACEMENT_POLICY:            0
+  L1_WRITE_POLICY:                  0
+  trace_file:           gcc_trace.txt
+  ===================================
+
+===== L1 contents =====
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+
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+
+  ==== Simulation results (performance) ====
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\ No newline at end of file
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--- /dev/null
+++ b/cache/Project1/Proj1-1/Proj1-1/output/test2.txt
@@ -0,0 +1,24 @@
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+
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+
+  ====== Simulation results (raw) ======
+  a. number of L1 reads:           60613
+  b. number of L1 read misses:       984
+  c. number of L1 writes:          39387
+  d. number of L1 write misses:    26075
+  e. L1 miss rate:                0.2706
+  f. number of writebacks from L1:     0
+  g. total memory traffic:         40371
+
+  ==== Simulation results (performance) ====
+  1. average access time:         7.1539 ns
\ No newline at end of file
diff --git a/cache/Project1/Proj1-1/Proj1-1/output/test3.txt b/cache/Project1/Proj1-1/Proj1-1/output/test3.txt
new file mode 100644
index 0000000..b77427f
--- /dev/null
+++ b/cache/Project1/Proj1-1/Proj1-1/output/test3.txt
@@ -0,0 +1,54 @@
+  ===== Simulator configuration =====
+  L1_BLOCKSIZE:                    32
+  L1_SIZE:                       4096
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+  trace_file:          perl_trace.txt
+  ===================================
+
+===== L1 contents =====
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+set  25:  1000ab    1000b1    1000b2    1000b0  
+set  26:  10004e    1000b3    100031    10004c  
+set  27:  1000b3    1ec0cf    10004e    100031  
+set  28:  10007a    1000b0    1000af    1000a0  
+set  29:  1ec0ce    1000b0    10007a    1000b3  
+set  30:  1000b3    1ec0ce    1000b1    1000b2  
+set  31:  100074    1000b3    100077    1000b1  
+
+  ====== Simulation results (raw) ======
+  a. number of L1 reads:           70107
+  b. number of L1 read misses:      4739
+  c. number of L1 writes:          29893
+  d. number of L1 write misses:     6850
+  e. L1 miss rate:                0.1159
+  f. number of writebacks from L1:     0
+  g. total memory traffic:         34632
+
+  ==== Simulation results (performance) ====
+  1. average access time:         2.8532 ns
\ No newline at end of file
diff --git a/cache/Project1/Proj1-1/Proj1-1/output/test4.txt b/cache/Project1/Proj1-1/Proj1-1/output/test4.txt
new file mode 100644
index 0000000..98b631c
--- /dev/null
+++ b/cache/Project1/Proj1-1/Proj1-1/output/test4.txt
@@ -0,0 +1,86 @@
+  ===== Simulator configuration =====
+  L1_BLOCKSIZE:                    64
+  L1_SIZE:                       8192
+  L1_ASSOC:                         2
+  L1_REPLACEMENT_POLICY:            1
+  L1_WRITE_POLICY:                  0
+  trace_file:           gcc_trace.txt
+  ===================================
+
+===== L1 contents =====
+set   0:   40033 D   7b035 D
+set   1:   40056 D   40033 D
+set   2:   7b035 D   4001f  
+set   3:   40056 D   40055 D
+set   4:   40055 D   40056 D
+set   5:   40056 D   7b035 D
+set   6:   42355     4001f  
+set   7:   4003f D   40056 D
+set   8:   40038 D   40056 D
+set   9:   40048     40038 D
+set  10:   40029     40001  
+set  11:   4001f     40001  
+set  12:   40001     4001f  
+set  13:   40001     40051 D
+set  14:   40031 D   40051 D
+set  15:   40035 D   40051 D
+set  16:   40051 D   40031  
+set  17:   40051 D   40031  
+set  18:   4002f     40031  
+set  19:     df8     4001f  
+set  20:   4001f     40036 D
+set  21:   4001f     40027  
+set  22:   40027     4003e  
+set  23:   40027     40051 D
+set  24:   4002a D   4001f  
+set  25:     df8     40044 D
+set  26:   40051 D   4003e D
+set  27:   40037 D   40051 D
+set  28:   40051 D   4002f D
+set  29:   40035 D   40051 D
+set  30:   40051 D   40035  
+set  31:   40055 D   40051 D
+set  32:   40136 D   4003e D
+set  33:   40035 D   40051 D
+set  34:   40051 D   40055 D
+set  35:   40035 D   40051 D
+set  36:   40138 D   7b033 D
+set  37:   7b033 D   40042 D
+set  38:   40051 D   40055 D
+set  39:   40051 D   40055 D
+set  40:   7b033 D   40051 D
+set  41:   40051 D   40055 D
+set  42:   40051 D   40055 D
+set  43:   40051 D   40055 D
+set  44:   40051 D   40055 D
+set  45:   40055 D   40051 D
+set  46:   40051 D   40031 D
+set  47:   40051 D   40031 D
+set  48:   40051 D   40055 D
+set  49:   40055 D   40051 D
+set  50:   7b034 D   40051 D
+set  51:   7b034 D   4003e D
+set  52:   40054 D   40055 D
+set  53:   7b034 D   40035  
+set  54:   4003f D   40055 D
+set  55:   40036 D   40055 D
+set  56:   40055 D   40039  
+set  57:   40022 D   4003e D
+set  58:   40031 D   40047  
+set  59:   40047     40055 D
+set  60:   40047     7b034 D
+set  61:   7b034 D   40047  
+set  62:   4001e     40031 D
+set  63:   4001c     40032 D
+
+  ====== Simulation results (raw) ======
+  a. number of L1 reads:           63640
+  b. number of L1 read misses:      3492
+  c. number of L1 writes:          36360
+  d. number of L1 write misses:     2096
+  e. L1 miss rate:                0.0559
+  f. number of writebacks from L1:  2415
+  g. total memory traffic:          8003
+
+  ==== Simulation results (performance) ====
+  1. average access time:         1.6684 ns
\ No newline at end of file
diff --git a/cache/Project1/Proj1-1/Proj1-1/output/test5.txt b/cache/Project1/Proj1-1/Proj1-1/output/test5.txt
new file mode 100644
index 0000000..9d3124d
--- /dev/null
+++ b/cache/Project1/Proj1-1/Proj1-1/output/test5.txt
@@ -0,0 +1,30 @@
+  ===== Simulator configuration =====
+  L1_BLOCKSIZE:                    32
+  L1_SIZE:                       1024
+  L1_ASSOC:                         4
+  L1_REPLACEMENT_POLICY:            1
+  L1_WRITE_POLICY:                  1
+  trace_file:            go_trace.txt
+  ===================================
+
+===== L1 contents =====
+set   0:  4004e0    400321    40040d    4004e1  
+set   1:  4004e0    4004e1    40040d    4004df  
+set   2:  4004df    4004e1    40040d    4004e0  
+set   3:  4004e1    4004e0    4004df    40040d  
+set   4:  4004e1    4008b3    40040d    400652  
+set   5:  4004e0    4004df    400320    40040c  
+set   6:  4004df    40040c    4004e0    4004de  
+set   7:  40040c    4004df    4004e0    400320  
+
+  ====== Simulation results (raw) ======
+  a. number of L1 reads:           60613
+  b. number of L1 read misses:      4893
+  c. number of L1 writes:          39387
+  d. number of L1 write misses:    33648
+  e. L1 miss rate:                0.3854
+  f. number of writebacks from L1:     0
+  g. total memory traffic:         44280
+
+  ==== Simulation results (performance) ====
+  1. average access time:         8.4985 ns
\ No newline at end of file
diff --git a/cache/Project1/Proj1-1/Proj1-1/src/Makefile b/cache/Project1/Proj1-1/Proj1-1/src/Makefile
index 2f5e676..19e2e25 100644
--- a/cache/Project1/Proj1-1/Proj1-1/src/Makefile
+++ b/cache/Project1/Proj1-1/Proj1-1/src/Makefile
@@ -1,6 +1,6 @@
 CC = g++
-OPT = -O3 -m32
-#OPT = -g -m32
+#OPT = -O3 -m32
+OPT = -g 
 WARN = -Wall
 CFLAGS = $(OPT) $(WARN) $(INC) $(LIB)
 
diff --git a/cache/Project1/Proj1-1/Proj1-1/src/cache.cc b/cache/Project1/Proj1-1/Proj1-1/src/cache.cc
index 5c1c877..6d7916f 100644
--- a/cache/Project1/Proj1-1/Proj1-1/src/cache.cc
+++ b/cache/Project1/Proj1-1/Proj1-1/src/cache.cc
@@ -40,7 +40,7 @@ Cache::Cache(char *argv[])
     this->indexMask = ((1 << this->index) - 1) << this->offset;
 
     this->L1.resize(this->getMaxIndex());
-    for (auto &s : L1 ) 
+    for (auto &s : L1)
         s.block.resize(this->getAssoc());
 }
 
@@ -48,14 +48,23 @@ Cache::~Cache()
 {
 }
 
-uint32_t Cache::getMaxIndex(){
-    return (1<<this->index);
+void Cache::StWrite() { this->writeCount++; }
+void Cache::StWriteMiss() { this->writeMiss++; }
+void Cache::StRead() { this->readCount++; }
+void Cache::StReadMiss() { this->readMiss++; }
+void Cache::StWriteBack() { this->writeBack++; }
+
+uint32_t Cache::getMaxIndex()
+{
+    return (1 << this->index);
 }
-uint32_t Cache::getAssoc() {
-        return this->assoc;
-    }
-int Cache::log2_floor(uint32_t x) {
-    return x == 0 ? -1 : 31 - __builtin_clz(x); 
+uint32_t Cache::getAssoc()
+{
+    return this->assoc;
+}
+int Cache::log2_floor(uint32_t x)
+{
+    return x == 0 ? -1 : 31 - __builtin_clz(x);
 }
 CacheTIO Cache::Address2TIO(uint32_t addr)
 {
@@ -65,8 +74,81 @@ CacheTIO Cache::Address2TIO(uint32_t addr)
     return {tag, index, offset};
 }
 
-void Cache::writeCache(uint32_t address){
+void Cache::useCache(uint32_t address, int method)
+{
 
+    (method == WRITE)?this->StWrite():this->StRead();
+
+    auto addr = this->Address2TIO(address);
+    auto set = &L1[addr.index];
+    auto tag = addr.tag;
+
+    auto hit = find_if(
+        set->block.begin(),
+        set->block.end(),
+        [tag](const Block &b)
+        {
+            return b.valid && b.tag == tag;
+        });
+
+    if (hit != set->block.end())
+    {
+        // Cache Hit!
+        hit->countBlock++;
+        hit->lastUsed = this->lru++;
+        if (method == WRITE && this->writePolicy == WBWA)
+        {
+            hit->dirty = true;
+        }
+        return;
+    }
+
+    if (method == WRITE)
+    {
+        this->StWriteMiss();
+    }
+    else
+    {
+        this->StReadMiss();
+    }
+
+    if (method == WRITE && this->writePolicy == WTNA) 
+        return;
+
+    auto toReplace = find_if(
+        set->block.begin(),
+        set->block.end(),
+        [](const Block& b){
+            return !b.valid;
+        }
+    );
+
+    if (toReplace == set->block.end()){
+        // Replace
+        toReplace = min_element(
+            set->block.begin(), 
+            set->block.end(), 
+            this->replicementPolicy == LRU 
+            ? 
+            [](const Block &a, const Block &b){ return a.lastUsed < b.lastUsed; }
+            : 
+            [](const Block&a, const Block&b){ return a.countBlock < b.countBlock; }
+        );
+    }
+
+    if (toReplace->dirty) {
+        // Write to the L2 or Disk
+        this->StWriteBack();
+    }
+
+    set->countSet = toReplace->countBlock;
+
+    *toReplace = {addr.tag, set->countSet + 1, lru ++, (bool)method, true};
+
+
+    return;
 }
-void Cache::readCache(uint32_t address);
-void Cache::useCache(uint32_t address, int method);
\ No newline at end of file
+
+void Cache::printResult(){
+    return ;
+}
\ No newline at end of file
diff --git a/cache/Project1/Proj1-1/Proj1-1/src/cache.h b/cache/Project1/Proj1-1/Proj1-1/src/cache.h
index 6b8a129..487924d 100644
--- a/cache/Project1/Proj1-1/Proj1-1/src/cache.h
+++ b/cache/Project1/Proj1-1/Proj1-1/src/cache.h
@@ -3,35 +3,40 @@
 #include <iostream>
 #include <ostream>
 #include <vector>
+#include <iomanip>
+
 using namespace std;
 
-struct CacheTIO {
+struct CacheTIO
+{
     uint32_t tag, index, offset;
 };
 
-struct Block{
-        uint32_t tag = 0;   // tag
-        uint32_t cb = 0;    // count block
-        uint32_t lu = 0;    // Last Used
-        bool d = false; // dirty
-        bool v = false; // valid
-        bool operator<(const Block &t) {return cb < t.cb;}
-        friend ostream& operator<<(ostream& os, Block&b) {
-            os << "{tag:" << b.tag << ", Count-Block:" << b.cb << ", Last-Used:" << b.lu << ", Dirty:" << b.d << ", Valid:" << b.v << "}";
-            return os;
-        }
-        
+struct Block
+{
+    uint32_t tag = 0;        // tag
+    uint32_t countBlock = 0; // count block
+    uint32_t lastUsed = 0;   // Last Used
+    bool dirty = false;      // dirty
+    bool valid = false;      // valid
+    bool operator<(const Block &t) { return this->countBlock < t.countBlock; }
+    friend ostream &operator<<(ostream &os, Block &b)
+    {
+        os << "{tag:" << b.tag << ", Count-Block:" << b.countBlock << ", Last-Used:" << b.lastUsed << ", Dirty:" << b.dirty << ", Valid:" << b.valid << "}";
+        return os;
+    }
 };
 
-struct Set {
-        uint32_t countSet = 0;    // count set
-        vector<Block> block;    // Blocks
+struct Set
+{
+    uint32_t countSet = 0; // count set
+    vector<Block> block;   // Blocks
 };
 
 class Cache
 {
 private:
-    //Param
+    // Param
     int blockSize;         // Block Size
     int size;              // Size
     int assoc;             // Assoc
@@ -45,29 +50,85 @@ private:
     uint32_t offsetMask; // offset mask
     uint32_t indexMask;  // index mask
 
-    //Count
-    int readCount = 0;      // Read Count
-    int readMiss = 0;     // Read Miss
-    int writeCount = 0;      // Write Count
-    int writeMiss = 0;     // Write Miss
-    int writeBack = 0;     // Write Back
-    uint32_t lru = 0;       // LRU Global Counter
+    // Statistic
+    int readCount = 0;  // Read Count
+    int readMiss = 0;   // Read Miss
+    int writeCount = 0; // Write Count
+    int writeMiss = 0;  // Write Miss
+    int writeBack = 0;  // Write Back
+    uint32_t lru = 0;   // LRU Global Counter
 
     // main cache
-    vector<Set> L1;  
-    
+    vector<Set> L1;
+
     // L2 cache
-    Cache * L2;
+    Cache *L2;
+
 public:
     Cache(char *argv[]);
     ~Cache();
-    
+
     uint32_t getMaxIndex();
     uint32_t getAssoc();
-    int log2_floor(uint32_t x)
+    int log2_floor(uint32_t x);
+
+    void StWrite();
+    void StWriteMiss();
+    void StRead();
+    void StReadMiss();
+    void StWriteBack();
+
+
 
     void writeCache(uint32_t address);
     void readCache(uint32_t address);
     void useCache(uint32_t address, int method);
+    void printResult();
+
+    double GetHT() {
+        return 0.25 + 2.5 * (size/ (512.0 * 1024)) + 0.025 * (blockSize/ 16.0) + 0.025 * assoc;
+    }
+
+    double GetMP() {
+        return 20 + 0.5 * (blockSize / 16.0);
+    }
+
+
+    void printCache(ostream& os, Cache c,string filename){
+
+        os << "  ===== Simulator configuration =====\n";
+        os << "  L1_BLOCKSIZE:" << setw(22) << c.blockSize << endl;
+        os << "  L1_SIZE:" << setw(27) << c.size << endl;
+        os << "  L1_ASSOC:" << setw(26) << c.assoc << endl;
+        os << "  L1_REPLACEMENT_POLICY:" << setw(13) << c.replicementPolicy << endl;
+        os << "  L1_WRITE_POLICY:" << setw(19) << c.writePolicy << endl;
+        os << "  trace_file:" << setw(24) << filename << endl;
+        os << "  ===================================\n\n";
+        
+        os << "===== L1 contents =====" << endl;
+        for (uint32_t i=0;i!=c.L1.size();i++){
+            os << "set" << setw(4) << i << ":";
+            for(auto &b:c.L1[i].block)
+                os << hex << setw(8) << b.tag << ' ' << ((c.writePolicy == WBWA && b.dirty) ? 'D' : ' ');
+            os << endl << dec;
+        }
+
+        os << "\n  ====== Simulation results (raw) ======\n";
+        os << "  a. number of L1 reads:" << setw(16) << c.readCount << endl;
+        os << "  b. number of L1 read misses:" << setw(10) << c.readMiss << endl;
+        os << "  c. number of L1 writes:" << setw(15) << c.writeCount << endl;
+        os << "  d. number of L1 write misses:" << setw(9) << c.writeMiss << endl;
+        double mr = (c.readMiss + c.writeMiss) / (double)(c.readCount + c.writeCount);
+        os << "  e. L1 miss rate:" << setw(22) << fixed << setprecision(4) << mr << endl;
+        os << "  f. number of writebacks from L1:" << setw(6) << c.writeBack << endl;
+        os << "  g. total memory traffic:" << setw(14) << ((c.writePolicy) ? (c.readMiss + c.writeCount) : (c.readMiss + c.writeMiss + c.writeBack));
+        os << "\n\n  ==== Simulation results (performance) ====\n";
+        double ht = c.GetHT();
+        double mp = c.GetMP();
+        os << "  1. average access time:" << setw(15) << ht + mr * mp << " ns";
+
+        //return os;
+    }
+
     CacheTIO Address2TIO(uint32_t addr);
 };
diff --git a/cache/Project1/Proj1-1/Proj1-1/src/cache.o b/cache/Project1/Proj1-1/Proj1-1/src/cache.o
new file mode 100644
index 0000000..694c149
Binary files /dev/null and b/cache/Project1/Proj1-1/Proj1-1/src/cache.o differ
diff --git a/cache/Project1/Proj1-1/Proj1-1/src/main.cc b/cache/Project1/Proj1-1/Proj1-1/src/main.cc
index d8accb2..ba3eab8 100644
--- a/cache/Project1/Proj1-1/Proj1-1/src/main.cc
+++ b/cache/Project1/Proj1-1/Proj1-1/src/main.cc
@@ -24,12 +24,14 @@ int main(int argc, char *argv[])
 		string line;
 		char op;
 		unsigned addr;
-		while(getline(trace, line) && (istringstream(line) >> op >> hex >> addr)) {
-        	cache->useCache(addr, op == 'w');
-    	}
+		while (getline(trace, line) && (istringstream(line) >> op >> hex >> addr))
+		{
+			cache->useCache(addr, op == 'w');
+		}
 		trace.close();
+		cache->printCache(cout, *cache, fileName);
 	}
-	catch (const char* e)
+	catch (const char *e)
 	{
 		std::cerr << "Caught exception: " << e << std::endl;
 	}
diff --git a/cache/Project1/Proj1-1/Proj1-1/src/main.o b/cache/Project1/Proj1-1/Proj1-1/src/main.o
new file mode 100644
index 0000000..f84ba2b
Binary files /dev/null and b/cache/Project1/Proj1-1/Proj1-1/src/main.o differ
diff --git a/cache/Project1/Proj1-1/Proj1-1/src/public.h b/cache/Project1/Proj1-1/Proj1-1/src/public.h
index 968d5c8..67c2475 100644
--- a/cache/Project1/Proj1-1/Proj1-1/src/public.h
+++ b/cache/Project1/Proj1-1/Proj1-1/src/public.h
@@ -6,6 +6,9 @@
 #define WBWA 0
 #define WTNA 1
 
+#define WRITE 1
+#define READ 0
+
 #include <algorithm>
 #include <cstdint>
 #include <exception>
diff --git a/cache/Project1/Proj1-1/Proj1-1/src/sim_cache b/cache/Project1/Proj1-1/Proj1-1/src/sim_cache
new file mode 100644
index 0000000..6218f22
Binary files /dev/null and b/cache/Project1/Proj1-1/Proj1-1/src/sim_cache differ
diff --git a/cache/Project1/Proj1-1/Proj1-1/src/test.sh b/cache/Project1/Proj1-1/Proj1-1/src/test.sh
new file mode 100644
index 0000000..f42db2f
--- /dev/null
+++ b/cache/Project1/Proj1-1/Proj1-1/src/test.sh
@@ -0,0 +1,22 @@
+make clean
+make
+./sim_cache 16 16384 1 0 0 gcc_trace.txt > ../output/test1.txt
+./sim_cache 128 2048 8 0 1 go_trace.txt > ../output/test2.txt
+./sim_cache 32 4096 4 0 1 perl_trace.txt > ../output/test3.txt
+./sim_cache 64 8192 2 1 0 gcc_trace.txt > ../output/test4.txt
+./sim_cache 32 1024 4 1 1 go_trace.txt > ../output/test5.txt
+
+echo "Comparing 1 :"
+diff -iw ../output/test1.txt ../validation/ValidationRun1.txt
+
+echo "Comparing 2 :"
+diff -iw ../output/test2.txt ../validation/ValidationRun2.txt
+
+echo "Comparing 3 :"
+diff -iw ../output/test3.txt ../validation/ValidationRun3.txt
+
+echo "Comparing 4 :"
+diff -iw ../output/test4.txt ../validation/ValidationRun4.txt
+
+echo "Comparing 5 :"
+diff -iw ../output/test5.txt ../validation/ValidationRun5.txt
\ No newline at end of file
diff --git a/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/Makefile b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/Makefile
index 4029ecc..d87a0bf 100644
--- a/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/Makefile
+++ b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/Makefile
@@ -1,6 +1,6 @@
 CC = g++
-OPT = -O3 -m32
-#OPT = -g -m32
+# OPT = -O3 -m32
+OPT = -g 
 WARN = -Wall
 CFLAGS = $(OPT) $(WARN) $(INC) $(LIB)
 
diff --git a/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/cache.o b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/cache.o
new file mode 100644
index 0000000..a652fc2
Binary files /dev/null and b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/cache.o differ
diff --git a/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/main.o b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/main.o
new file mode 100644
index 0000000..28803dd
Binary files /dev/null and b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/main.o differ
diff --git a/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/para.o b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/para.o
new file mode 100644
index 0000000..405db64
Binary files /dev/null and b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/para.o differ
diff --git a/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/sim_cache b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/sim_cache
new file mode 100644
index 0000000..a63d051
Binary files /dev/null and b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/sim_cache differ
diff --git a/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/test.txt b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/test.txt
new file mode 100644
index 0000000..ff276f6
--- /dev/null
+++ b/cache/TJU-2023-Computer-Organization/Proj1-1/Proj1-1/src/test.txt
@@ -0,0 +1,1046 @@
+  ===== Simulator configuration =====
+  L1_BLOCKSIZE:                    16
+  L1_SIZE:                      16384
+  L1_ASSOC:                         1
+  L1_REPLACEMENT_POLICY:            0
+  L1_WRITE_POLICY:                  0
+  trace_file:           gcc_trace.txt
+  ===================================
+
+===== L1 contents =====
+set   0:   10015 D
+set   1:   10015 D
+set   2:   10015 D
+set   3:   10015 D
+set   4:   10015 D
+set   5:   10015 D
+set   6:   10015 D
+set   7:   10015 D
+set   8:   10015 D
+set   9:   10015 D
+set  10:   10015 D
+set  11:   10015 D
+set  12:   10015 D
+set  13:   10015 D
+set  14:   10015 D
+set  15:   10015 D
+set  16:   10015 D
+set  17:   10015 D
+set  18:   10015 D
+set  19:   10015 D
+set  20:   10015 D
+set  21:   10015 D
+set  22:   10015 D
+set  23:   10015 D
+set  24:   10015 D
+set  25:   10015 D
+set  26:   10015 D
+set  27:   10015 D
+set  28:   10015 D
+set  29:   10015 D
+set  30:   10015 D
+set  31:   10015 D
+set  32:   10015 D
+set  33:   10015 D
+set  34:   1000e D
+set  35:   10015 D
+set  36:   10012  
+set  37:   1000e D
+set  38:   1000e D
+set  39:   1000e D
+set  40:   10015 D
+set  41:   10015 D
+set  42:   10015 D
+set  43:   1000e  
+set  44:   10015 D
+set  45:   10015 D
+set  46:   10015 D
+set  47:   1000c D
+set  48:   10015 D
+set  49:   10015 D
+set  50:   10015 D
+set  51:   10015 D
+set  52:   10015 D
+set  53:   10015 D
+set  54:   10015 D
+set  55:   10015 D
+set  56:   10015 D
+set  57:   10015 D
+set  58:   10015 D
+set  59:   10015 D
+set  60:   10015 D
+set  61:   1000e  
+set  62:   10015 D
+set  63:   10015 D
+set  64:   10015 D
+set  65:   10015 D
+set  66:   10015 D
+set  67:   10015 D
+set  68:   10015 D
+set  69:   10015 D
+set  70:   10015 D
+set  71:   10015 D
+set  72:   10015 D
+set  73:   10015 D
+set  74:   10015 D
+set  75:   10015 D
+set  76:   10015 D
+set  77:   1000c D
+set  78:   1000c D
+set  79:   10015 D
+set  80:   10015 D
+set  81:   10015 D
+set  82:   10015 D
+set  83:   10015 D
+set  84:   10015 D
+set  85:   10015 D
+set  86:   10015 D
+set  87:   10015 D
+set  88:   10015 D
+set  89:   10015 D
+set  90:   10015 D
+set  91:   10011 D
+set  92:   10015 D
+set  93:   10015 D
+set  94:   10011 D
+set  95:   10011 D
+set  96:   10015 D
+set  97:   10011 D
+set  98:   10015 D
+set  99:   10015 D
+set 100:   10011 D
+set 101:   10015 D
+set 102:   10015 D
+set 103:   10015 D
+set 104:   10015 D
+set 105:   10015 D
+set 106:   10015 D
+set 107:   10015 D
+set 108:   10011 D
+set 109:   10015 D
+set 110:   10015 D
+set 111:   10015 D
+set 112:   10015 D
+set 113:   10015 D
+set 114:   10015 D
+set 115:   10015 D
+set 116:   10015 D
+set 117:   10015 D
+set 118:   10015 D
+set 119:   10015 D
+set 120:   10015 D
+set 121:   10015 D
+set 122:   10015 D
+set 123:   10015 D
+set 124:   10015 D
+set 125:   10015 D
+set 126:   10015 D
+set 127:   10015 D
+set 128:   10015 D
+set 129:   10015 D
+set 130:   10015 D
+set 131:   10015 D
+set 132:   10015 D
+set 133:   10015 D
+set 134:   10015 D
+set 135:   10015 D
+set 136:   10015 D
+set 137:   10015 D
+set 138:   10015 D
+set 139:   10015 D
+set 140:   10015 D
+set 141:   1000f D
+set 142:   10015 D
+set 143:   10015 D
+set 144:   10015 D
+set 145:   10015 D
+set 146:   10015 D
+set 147:   10015 D
+set 148:   10015 D
+set 149:   10015 D
+set 150:   10015 D
+set 151:   10015 D
+set 152:   10015 D
+set 153:   10015 D
+set 154:   10015 D
+set 155:   10015 D
+set 156:   10015 D
+set 157:   10015 D
+set 158:   10015 D
+set 159:   10015 D
+set 160:   10015 D
+set 161:   10015 D
+set 162:   10015 D
+set 163:   10015 D
+set 164:   10015 D
+set 165:   10015 D
+set 166:   10015 D
+set 167:   10015 D
+set 168:   10015 D
+set 169:   10015 D
+set 170:   10015 D
+set 171:   10015 D
+set 172:   10015 D
+set 173:   10015 D
+set 174:   10015 D
+set 175:   10015 D
+set 176:   10015 D
+set 177:   10015 D
+set 178:   10015 D
+set 179:   10015 D
+set 180:   10015 D
+set 181:   10015 D
+set 182:   10015 D
+set 183:   10015 D
+set 184:   10015 D
+set 185:   10015 D
+set 186:   10015 D
+set 187:   10015 D
+set 188:   10015 D
+set 189:   10015 D
+set 190:   10015 D
+set 191:   10015 D
+set 192:   10015 D
+set 193:   10015 D
+set 194:   10015 D
+set 195:   10015 D
+set 196:   10015 D
+set 197:   10015 D
+set 198:   10015 D
+set 199:   10015 D
+set 200:   10015 D
+set 201:   10015 D
+set 202:   10015 D
+set 203:   10015 D
+set 204:   10015 D
+set 205:   10015 D
+set 206:   10015 D
+set 207:   10015 D
+set 208:   10015 D
+set 209:   10015 D
+set 210:   10015 D
+set 211:   10015 D
+set 212:   10015 D
+set 213:   10015 D
+set 214:   10015 D
+set 215:   10015 D
+set 216:   10015 D
+set 217:   10015 D
+set 218:   10015 D
+set 219:   10015 D
+set 220:   10015 D
+set 221:   10015 D
+set 222:   10015 D
+set 223:   10015 D
+set 224:   10015 D
+set 225:   10015 D
+set 226:   10015 D
+set 227:   10015 D
+set 228:   10015 D
+set 229:   10015 D
+set 230:   10015 D
+set 231:   10015 D
+set 232:   10015 D
+set 233:   10015 D
+set 234:   10015 D
+set 235:   10015 D
+set 236:   10015 D
+set 237:   10015 D
+set 238:   10015 D
+set 239:   10015 D
+set 240:   10015 D
+set 241:   10015 D
+set 242:   10015 D
+set 243:   10015 D
+set 244:   10015 D
+set 245:   10015 D
+set 246:   10007  
+set 247:   10007  
+set 248:   10007  
+set 249:   10007  
+set 250:   10007  
+set 251:   10007  
+set 252:   1000d D
+set 253:   10007  
+set 254:   1000d D
+set 255:   10015 D
+set 256:   10015 D
+set 257:   10015 D
+set 258:   10015 D
+set 259:   10015 D
+set 260:   10015 D
+set 261:   10015 D
+set 262:   10015 D
+set 263:   10015 D
+set 264:   10015 D
+set 265:   10015 D
+set 266:   10015 D
+set 267:   10015 D
+set 268:   10015 D
+set 269:   10015 D
+set 270:   10015 D
+set 271:   10015 D
+set 272:   10015 D
+set 273:   10015 D
+set 274:   10015 D
+set 275:   10015 D
+set 276:   10015 D
+set 277:   10015 D
+set 278:   10015 D
+set 279:   10015 D
+set 280:   10015 D
+set 281:   10015 D
+set 282:   10015 D
+set 283:   10015 D
+set 284:   10015 D
+set 285:   1000d D
+set 286:   10015 D
+set 287:   10015 D
+set 288:   10015 D
+set 289:   10015 D
+set 290:   10015 D
+set 291:   10015 D
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